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Interpretación de varias palabras clave en el lenguaje Verilog HDL

  
1. Module_endmodule

Declaración de descripción de la estructura

2, inicial Simulación Inicialice inicialmente las variables y también genere la forma de onda de excitación como la señal de simulación de prueba del circuito
3, siempre Repetidamente, formateo: siempre < Control de tiempo > < Statement >
4, task_endtask
5, function_endfunction

Definición de función

6, siempre el bloque (1) puede describir la combinación de lógica, también puede describir la lógica secuencial;
(2) ejecución secuencial de la sentencia interna, ejecución paralela de sentencias interbloque.
7, firma Describe la lógica combinatoria
8, usa componentes de instancia

Declaración de bloque

9, begin_end bloque de orden
10, fork_join < Wbr> bloque paralelo

declaración condicional

11, if_else
12, case_endcase

declaración de bucle

13, foever
14, para
15, repetir
16, mientras que

tipo de datos (19 4 de ellos)

17, reg
18, cable
19, integer
20, parámetro

Edge Signals

21, posedge
22, negedge

Declaración de asignación

23, Non_Blocking (1) La asignación se puede completar después del final del bloque;
< Wbr> (2) Para escribir módulo de lógica secuencial sintetizable.
24, Bloqueo (1) Después de que se ejecuta la instrucción de asignación, el bloque termina;
< Wbr> (2) Hay resultados impredecibles para el diseño de circuitos secuenciales.
(descrito más adelante)


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